Renesas PLL 時鐘發生器合成具有嚴格公差限制的高品質時鐘輸出頻率,并提供給購買的應用。 Renesas' 的 PLL 時鐘發生器通過使用低成本基頻模式石英晶體,能夠支持具有不同單端或差分輸出信號級的寬頻低抖動時鐘應用,如 LVCMOS、LVPECL、LVDS、HCSL、HSTL。

尋找多輸出可編程時鐘的客戶應瀏覽可編程時鐘類。

業內領先的 PLL 時鐘發生器 (時鐘 PLL)

The?Renesas 的通用時鐘發生器是鎖相環路(基于 PLL)時鐘發生器,能夠從相同的參考輸出頻率中合成不同的輸出頻率。 這些基于 PLL 的創新產品能夠生成多種具有高分辨率、易于選擇的輸出頻率(頻率階躍極?。?。 時鐘 PLL 使用簡單的低成本基頻模式石英晶體或參考時鐘作為頻率參考,并從中生成具有單端或差分信號級的高頻率低抖動輸出,如 LVCMOS、LVPECL、LVDS、HCSL、HSTL 等。

Renesas 時鐘合成器包括振蕩器電路,該電路使得器件能夠由低成本晶體驅動,而不必采用更加昂貴的晶體振蕩器。 該電路在較寬的頻率范圍內具有低抖動性能。 這些器件采用硅器件集成技術,比固定頻率晶體振蕩器的功能更加豐富。 在許多情況下,由于集成了時鐘 PLL、倍頻器、分頻器和扇出緩沖器,這些器件使用戶可以在單一器件上生成整個時鐘樹。

Renesas'?的廣泛多輸出器件能夠提供某些頻率的多份拷貝,以按照需要驅動多個負載。 一些 PLL 時鐘發生器提供可編程時滯功能,使用戶能夠調整單個輸出的計時。 這樣就能靈活地管理系統中最后一刻的時鐘時滯。 此外,一些 PLL 時鐘發生器具有外部反饋路徑,從而能夠精確控制時鐘信號計時至負載。

倍頻器功能

許多應用需要低相噪的高頻時鐘信號。 實現這一點的一個方法是將一個高品質低功耗信號連接至倍頻器,從而生成所需的高輸出頻率。 倍頻器使用鎖相環路,通常被視為生成低噪聲、高頻率時鐘信號的一種好途徑。 雖然倍頻器本身不產生相位噪聲,但倍頻過程會不可避免地產生一些相位噪聲。 這就是說,對一個極其穩定的低頻參考信號進行放大時產生的信號比直接產生的信號品質更高。 為此,Renesas ’的許多 PLL 時鐘發生器都允許通過倍頻(倍頻器)或分頻(分頻器)的方式來轉換頻率。 采用創新時鐘 PLL 技術的各種 PLL 時鐘發生器有助于滿足幾乎任何應用需求。

關于 PLL 時鐘發生器和鎖相環路 (PLL)
PLL 時鐘發生器是帶鎖相環路的硅 IC,能夠從相同的低頻輸入參考值生成不同的高頻輸出。 它們有時被稱為鎖相環路或僅稱之為 PLL,盡管鎖相環路只是該器件使用的一塊電路。 鎖相環路包含一個電壓或電流驅動型振蕩器,該振蕩器經過不斷調整后可匹配(鎖定)輸入信號的頻率。 除了鎖定特定頻率外,鎖相環路通常還用于生成信號,調制或解調信號,重組低噪聲信號,或倍增或分割頻率。