零延遲緩沖器 (ZDB) 提供了輸出端輸入時鐘的同步拷貝(無傳播延遲),并且一般情況下無需轉換頻率。 Renesas’ 的 ZDB 均是基于 PLL 的器件,可重新生成帶扇出的輸入時鐘信號,以驅動多個負載提供多種信號級,包括 LVPECL、LVDS、HCSL、CML、HSTL、SSTL 或 LVCMOS。 對于 FPGA、CPU、邏輯和同步存儲器等需要同步時鐘的應用而言,ZDB 是它們的理想選擇。

大多數零延遲緩沖器的延遲可通過外部反饋路徑進行調節。 這樣可以實現對時鐘信號到達負載所需計時的精確控制。 當全部輸出(包括反饋輸出)均采用簡單分頻器時,可進行簡單的頻率轉換以保持時鐘同步化。

提示: 如果需要不止一個唯一的輸出頻率(如 100MHz 和 125MHz),可使用“輸出庫”參數選擇器。 每個庫與唯一的輸出頻率對應。

業內領先的零延遲緩沖器解決方案

Renesas' 的零延遲緩沖器 (ZDB) 產品系列擁有廣泛的選項和功能。 LVPECL、LVDS、HCSL、CML、HSTL、SSTL 和可選輸出等差分輸出,都支持高達 3.2GHz 的輸出頻率和頻率高達 350MHz 的單端 LVCMOS 輸出。 此外,Renesas' 的 PLL 產品組合中有一些器件支持 1.2V 至 5V 電源電壓,可在商業和工業溫度范圍內使用。

使用 Renesas PLL 產品具有多種好處。 減少電路板上石英晶體的數量,從而提高可靠性,因為晶體很容易受到沖擊和振動的影響。 使用時鐘信號發生器后,通過使用一個器件取代多個晶體和振蕩器,還可降低消費類電子產品'的電路板成本和空間、材料單 (BOM) 和庫存水平。 對于包括個人電腦、消費類電子產品或工業系統,以及高性能網絡和通信系統在內的各種系統而言,它們都是理想選擇。

選擇零延遲緩沖器 (ZDB)

選擇用于特定應用的 ZDB 時要考慮許多重要因素。 用戶可以下列參數作為起始點,來縮小潛在解決方案的范圍:

  • 輸出數量:選擇帶有足夠輸出端的 ZDB 來簡化您的時鐘數。 元件數量減少可簡化設計和采購流程,能夠更快地投入市場營銷,甚至能提高可靠性,從而增加產出。 Renesas 針對高度復雜的系統提供了一些業內’集成度最高的解決方案,同時也針對介于上述兩者之間的系統提供了適當的解決方案。
  • 輸出類型:零延遲緩沖器所需輸出的信號類型。 Renesas 提供 LVPECL、LVDS、HCSL、CML、HSTL、SSTL 或 LVCMOS。
  • 輸入/輸出頻率范圍:輸入和輸出頻率的有效范圍。 Renesas 提供的零延遲緩沖器可滿足所有主流應用的頻率需求。
  • 核心電壓:向 ZDB 供電的電源電壓。 它通常由系統中可用的電源軌決定,并往往會對輸出的電壓電平產生影響。 Renesas’ 零延遲緩沖器的電壓范圍為 3.3V 到 1.5V。

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Zero-Delay Clock Buffers by IDT

Description

Brief overview of IDT's zero-delay buffers. Zero-delay buffers (ZDB) are ideal for applications requiring synchronized clocking for FPGAs, CPUs, logic and synchronous memory. Zero-delay buffers are PLL-based devices that regenerate the input clock signal with fanout to drive multiple loads. Most devices allow the delay through the device to be adjusted through an external feedback path. This allows precise control of the timing of the clock signals to the loads. Zero-delay buffers provide a synchronous copy of the input clock at the outputs, usually without frequency translation. Simple frequency translation is possible when a single divider is used for all outputs, including feedback output, to maintain clock synchronization.Presented by Vik Chaudhry, technical marketing manager at IDT. For more information about IDT's rich portfolio of clock IC timing solutions, visit www.idt.com/go/clocks.

 

Transcript

Thank you for joining us for an overview of IDT's fanout buffers. My name Vik Chaudhry. I'm Marketing Manager for IDT's timing products. 
 
We also have zero delay buffers in our portfolio. A zero delay buffer is a PLL-based device that provides an output that is in phase alignment with the input signal. In this category of devices we have parts with multiple outputs, different levels of inputs and outputs, and different divider ratios. Designers like these types of devices when they want really tight control over timing of their board. 
 
IDT has a very large portfolio of fanout and clock distribution devices. To make it easy to select these parts, we have developed collateral that can be used. This collateral is located on the IDT website under clock and timing products. If you look under fanout buffers and dividers, you will see this collateral available.
 
We also have an excellent application support for all the clocks and clock distribution devices. Most of our products include IBIS models. We also have application notes for various termination schemes, filter recommendations, and we also review schematics. If you have any questions, please feel free to either drop us an e-mail at tsd-applications@IDT.com or clocks@IDT.com
 
Thank you for choosing IDT timing products.